74138译码器 74138译码器电路图
用一个74LS138译码器实现逻辑函数
然后根据题意74ls154跟74ls138很类似,别就在于,138是3-8译码器,154是4-16译码器。y=ABC+A/B/C+/A/B/C首先你可以看一下74138的真值表
74138译码器 74138译码器电路图
74138译码器 74138译码器电路图
000
而当满足这三个最小项时,y7,y1,y0分别低有效
你只要把这三个输出非一下在三项或一下就可以实现逻辑功能了。
怎样利用双2-4线译码器74HC139和双4选1数据选择器设计实现三组二位数码等...
图上面是译码器74HC139,下面是选择器74HC153。
大奇偶校验有奇校验和偶校验之分。对于奇校验,若数据中有奇数个“1”,则校验结果为0,若数据中有偶数个“1”,则校验结果为1; 对于偶校验,若数据中有偶数个“1”,则校验结果为0,若数据中有奇数个“1”,则校验结果为1。致思路就是先比两个,A1A0输入连选择器,B1B0输入连译码器,译码器和选择器对应的数相连,这样如果相等,选择器左端的输出就是1,不相等输出就是0。
然后再用选择器这端的输出去连译码器C1C0这边的使能端和选择器右边的使能端。
也就是之前的输出为1的话,C1C0与A1A0的比较就会继续下去,为0使能端不接通不比较了。
然后右端的输出就是结果了
用双2-4线译码器74HC139设计38译码器怎么设计?
设计结果如下:
个人先两个比,再把比较结果接入全加器有3个输入端:a,b,ci;有2个输出端:s,co.下一个使能端,再把另外两个比
说一句,楼上大神学长们真坑啊,一道题拖了五年了啊。
如何用两个24译码器(提供芯片74LS139和74LS10)设计一个38译码器
一眼工大的,都九年了还没人答吗,画个草图自己看吧。用两个24译码器(提供芯片74LS139和74LS10)设计一个38译码器。
10074ls138译码器
74ls139
跟74ls138类似,区别在于139内部是2个的2-4译码器。
用74138和最少的门电路设计一个奇偶校验电路,要求当输入的四个变量中有偶数1时输出1,否则为0.
assign Y1 = ((E1 & !E2 & !E3) ==1'b1) ? !(!A & !B & C) : 1'bz;设计一个奇偶校验电路。四个输入变量,有16个组合assign Y7 = ((E1 & !E2 & !E3) ==1'b1) ? !( A & B & C) : 1'bz;状态,所以用两片8选1数据选择器74LS151来做,比较容易。
三输入奇偶校验电路偶数个1时输出1,其真值表如图左,Y=A'B'C'+A'BC+AB'C+ABC',
对比74ls138真值表,输出对应项为Y=Y0'+Y3'+Y5'+Y6'=(Y0'Y3'Y5'Y6')'。
奇偶校验电路设计用2个3线8线译码器和一个与非门要求输入的四变量中有偶数个1时输出为1否则输出为0。
扩展资料:
在数字电子设备中,数字电路之间经常要进行数据传递,由于受一些因素的影响,数据在传送过程中可能会产生错误,从而会引起设备工作不正常。为了解决这个问题,常常在数据传送电路中设置奇偶校验器。
奇偶校验是检验数据传递是否发生错误的方法之一。它通过检验传递数据中“1”的个数是奇数还是偶数来判断传递数据是否有错误。
参考资料来源:
用Verilog HDL设计一个类似74138的译码器电路
也就是说最小项为111//74LS138的verilog HDL代码如下,仿真结果见图
output wire Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7; //输出module decoder38(E1,E2,E3,A,B,C,Y0,Y1,Y2,Y3,Y4,Y5,Y6,Y7);
input E1,E2,E3; //使能输入端(74LS138有三个使能输入)
assign Y0 = ((E1 & !E2 & !E3) ==1'b1) ? !(!A & !B & !C) : 1'bz;
assign Y3 = ((E1 & !E2 & !E3) ==1'b1) ? !(!A & B & C) : 1'bz;
endmodule
用74HC138译码器设计一个全加器
设计成果如四变量接译码器输入,与非门8个输入分别接译码器输出的Y1、Y2、Y4、Y7、Y8、Y11、Y13、Y14。下:首先得弄清楚全加器的原理,你这里说的应该是设计1位的全加器。全加器有3个输入端:a,b,ci;有2个输出端:s,co.与3-8译码器比较,3-8译码器有3个数据输入端:A,B,C;3个使能端;8个输出端,OUT(0-7)。这里可以把3-8译码器的3个数据输入端当做全
3-8译码器的输入端口为什么都不一样
当译码器被禁止时,输出高电平74138译码器有三个输入端,八个输出端。是固定的。是一种3线-8assign Y4 = ((E1 & !E2 & !E3) ==1'b1) ? !( A & !B & !C) : 1'bz;线译码器,三个输入端CBA共有8种状态组合(000-111),可译出8个输出信号Y0-Y7。
这种译码器设有三个使能输入端,当G2A与G2B均为0,且G1为1时,译码器处于工作状态,输出低电平。
74138译码器有三个输入端,八个输出端。是固定的。是一种3线-8线译码器,三个输入端CBA共有8种状态组合(000-111),可译出8个输出信号Y0-Y7。这种译码器设有三个使能输入端,当G2A与G2B均为0,且G1为1时,译码器处于工作状态,输出低电平。当译码器被禁止时,输出高电平
对64个地址进行译码,需要多少片74138译码器
input A,B,C; //输入理论上至少要9个。
约定如下:64个地址,是2^6,取高三位为地址选择线,分别是xA5,xA4,xA3;第三位为译码线,分别是xA2,xA1,xA0。(人为规定首字母为xA,与138的A0、A1、A2区分开)
连接方式是一片作地址译码,此片138的A2、A1、A0连接地址线xA5,xA4,xA3;此片138的输出分别连接到后级8片138的E1或E2使能端(注意,E1、E2是低电平有效,不能连到高电平有效的E脚);此片138的使能端E1、E2分别下拉,E上拉。下级138是由8片138构成的,8片138的A2、A1、A0分别连接到xA2,xA1,xA0;8片138的E1或E2中剩余的那一个要下拉,E上拉;此时获得下级8片138一共64根低电平有效的片选线。
这是理论,但是建议楼主在实际建议你好好理解一下74138译码器的功能。(其实就是一个0~7的译码器,对应到卡诺图就是个三变量卡诺图)设计中,选择CPLD比较好。
如何用74138译码器和与非门同时实现全加器和全减器
首先得弄清楚全加器的原理,你这里说的应该是设38译码器一共三个输入,低位两个输入同时输入两个24译码器,高位做使能,一个直接连,一个加非门,输出的时候高位0使能的那个输出0123位,高位1使能的出处4567位计1位的全加器。
与3-8译码器比较,3-8译码器有3个数据输入端:A,B,C;3个使能端;8个输出端,OUT(0-7)。
这里可以把3-8译码器的3个数据输入端当做全加器的3个输入端,即3-8译码器的输入A、B、C分别对应全加器的输入a,b,ci;将3-8译码器的3个使能端都置为有效电平,保持正常工作;这里关键的就是处理3-8译码的8这个我不知道能不能添加其他的逻辑器件,如果不能我也就没办法了,74138是组合逻辑器件而不是时序逻辑器件,所以值是不能返回来再起作用的。个输出端与全加器的2个输出的关系。
现在写出全加器和3-8译码器的综合真值表:
(A/a,B/b,C/ci为全加器和译码器的输入,OUT为译码器的输出(0-7),s为加法器的和,co为加法器的进位输出)PS:定译码器的输出为高电平有效。
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