特殊十进制计数器(十进制计数器是什么意思)
计数器有几种?
3)按计数增减分:加法计数器,减法计数器,加/减法计数器.
特殊十进制计数器(十进制计数器是什么意思)
特殊十进制计数器(十进制计数器是什么意思)
7.3.1 异步计数器
一,异步二进制计数器
1,异步二进制加法计数器
分析图7.3.1 由JK触发器组成的4位异步二进制加法计数器.
分析方法:由逻辑图到波形图(所有JK触发器均构成为T/ 触发器的形式,且后一级触发器的时钟脉冲是前一级触发器的输出Q),再由波形图到状态表,进而分析出其逻辑功能.
2,异步二进制减法计数器
减法运算规则:0000-1时,可视为(1)0000-1=1111;1111-1=1110,其余类推.
注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式.
(2)CT74LS161的逻辑功能
①=0时异步清零.C0=0
②=1,=0时同步并行置数.
③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数.
④==1且CPT·CPP=0时,计数器状态保持不变.
4,反馈置数法获得N进制计数器
方法如下:
·写出状态SN-1的二进制代码.
·求归零逻辑,即求置数控制端的逻辑表达式.
·画连线图.
(集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS1;74LS90则具有异步清零和异步置9功能.等等)
试用CT74LS161构成模小于16的N进制计数器
5,同步二进制加/减计数器
二,同步十进制加法计数器
8421BCD码同步十进制加法计数器电路分析
三,集成同计数器
1,集成十进制同步加法计数器CT74LS160
(1)CT74LS160的引脚排列和逻辑功能示意图
图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图
(2)CT74LS160的逻辑功能
①=0时异步清零.C0=0
②=1,=0时同步并行置数.
③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数.
④==1且CPT·CPP=0时,计数器状态保持不变.
2.集成十进制同步加/减计数器CT74LS190
其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示.
集成计数器小结:
集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式.
74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与741相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同.
7.3.3 利用计数器的级联获得大容量N进制计数器
计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器.
1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量.
举例:74LS290
(1)100进制计数器
(2)64进制计数器
2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端.
举例:74161
(1)60进制
(2)12位二进制计数器(慢速计数方式)
12位二进制计数器(快速计数方式)
7.4 寄存器和移位寄存器
寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成.
按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广.
7.4.1 基本寄存器
概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器.
1,单拍工作方式基本寄存器
无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有:
2.双拍工作方式基本寄存器
(1)清零.CR=0,异步清零.即有:
(2)送数.CR=1时,CP上升沿送数.即有:
(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.
7.4.2 移位寄存器
1.单向移位寄存器
四位右移寄存器:
时钟方程:
驱动方程:
状态方程:
右移位寄存器的状态表:
输入
现态
次态
说明
Di CP
1 ↑
1 ↑
1 ↑
1 ↑
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
1 0 0 0
1 1 0 0
1 1 1 0
1 1 1 1
连续输入4个1
单向移位寄存器具有以下主要特点:
单向移位寄存器中的数码,在CP脉冲作下,可以依次右移或左移.
n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出作.
若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零.
2.双向移位寄存器
M=0时右移 M=1时左移
3.集成双向移位寄存器74LS194
CT74LS194的引脚排列图和逻辑功能示意图:
CT74LS194的功能表:
工作状态
0 × × ×
1 0 0 ×
1 0 1 ↑
1 1 0 ↑
1 1 1 ×
异步清零
保 持
右 移
左 移
并行输入
7.4.3 移位寄存器的应用
一,环形计数器
1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环.
结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0.
工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.
实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n
2,能自启动的4位环形计数器
状态图:
由74LS194构成的能自启动的4位环形计数器
时序图
二,扭环形计数器
1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环.
实现扭环形计数器时,不必设置初态.扭环形计数器的进制数
N与移位寄存器内的触发器个数n满足N=2n的关系
结构特点为:,即将FFn-1的输出接到FF0的输入端D0.
状态图:
2,能自启动的4位扭环形计数器
7.4.4 顺序脉冲发生器
在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器.
顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器.
一,计数器型顺序脉冲发生器
计数器型顺序脉冲发生器一般用按自然态序计数的二进制计数器和译码器构成.
举例:用集成计数器74LS163和集成3线-8线译码器74LS138构成的8输出顺序脉冲发生器.
二,移位型顺序脉冲发生器
◎移位型顺序脉冲发生器由移位寄存器型计数器加译码电路构成.其中环形计数器的输出就是顺序脉冲,故可不加译码电路就可直接作为顺序脉冲发生器.
◎时序图:
◎由CT74LS194构成的顺序脉冲发生器
见教材P233的图7.4.6和图7.4.7
7.5 同步时序电路的设计(略)
7.6 数字系统一般故障的检查和排除(略)
本章小结
计数器是一种应用十分广泛的时序电路,除用于计数,分频外,还广泛用于数字测量,运算和控制,从小型数字仪表,到大型数字电子计算机,几乎无所不在,是任何现代数字系统中不可缺少的组成部分.
计数器可利用触发器和门电路构成.但在实际工作中,主要是利用集成计数器来构成.在用集成计数器构成N进制计数器时,需要利用清零端或置数控制端,让电路跳过某些状态来获得N进制计数器.
寄存器是用来存放二进制数据或代码的电路,是一种基本时序电路.任何现代数字系统都必须把需要处理的数据和代码先寄存起来,以便随时取用.
寄存器分为基本寄存器和移位寄存器两大类.基本寄存器的数据只能并行输入,并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据可以并行输入,并行输出,串行输入,串行输出,并行输入,串行输出,串行输入,并行输出.
寄存器的应用很广,特别是移位寄存器,不仅可将串行数码转换成并行数码,或将并行数码转换成串行数码,还可以很方便地构成移位寄存器型计数器和顺序脉冲发生器等电路.
在数控装置和数字计算机中,往往需要机器按照人们事先规定的顺序进行运算或作,这就要求机器的控制部分不仅能正确地发出各种控制信号,而且要求这些控制信号在时间上有一定的先后顺序.通常采取的方法是,用一个顺序脉冲发生器来产生时间上有先后顺序的脉冲,以控制系统各部分协调地工作.
顺序脉冲发生器分计数型和移位型两类.计数型顺序脉冲发生器状态利用率高,但由于每次CP信号到来时,可能有两个或两个以上的触发器翻转,因此会产生竞争冒险,需要采取措施消除.移位型顺序脉冲发生器没有竞争冒险问题,但状态利用率低.
由JK触发器组成的4位异步二进制减法计数器的工作情况分析略.
二,异步十进制加法计数器
由JK触发器组成的异步十进制加法计数器的由来:在4位异步二进制加法计数器的基础上经过适当修改获得.
有效状态:0000——1001十个状态;无效状态:1010～1111六个状态.
三,集成异步计数器CT74LS290
为了达到多功能的目的,中规模异步计数器往往采用组合式的结构,即由两个的计数来构成整个的计数器芯片.如:
74LS90(290):由模2和模5的计数器组成;
74LS92 :由模2和模6的计数器组成;
74LS93 :由模2和模8的计数器组成.
1.CT74LS290的情况如下.
(1)电路结构框图和逻辑功能示意图
(2)逻辑功能
如下表7.3.1所示.
注:5421码十进制计数时,从高位到低位的输出为.
2,利用反馈归零法获得N(任意正整数)进制计数器
方法如下:
(1)写出状态SN的二进制代码.
(2)求归零逻辑(写出反馈归零函数),即求异步清零端(或置数控制端)信号的逻辑表达式.
(3)画连线图.
举例:试用CT74LS290构成模小于十的N进制计数器.
CT74LS290则具有异步清零和异步置9功能.讲解教材P215的[例7.3.1].
注:CT74LS90的功能与CT74LS290基本相同.
7.3.2 同步计数器
一,同步二进制计数器
1.同步二进制加法计数器
2,同步二进制减法计数器
3,集成同步二进制计数器CT74LS161
(1)CT74LS161的引脚排列和逻辑功能示意图
注:74LS163的引脚排列和74LS161相同,不同之处是74LS163采用同步清零方式.
(2)CT74LS161的逻辑功能
①=0时异步清零.C0=0
②=1,=0时同步并行置数.
③==1且CPT=CPP=1时,按照4位自然二进制码进行同步二进制计数.
④==1且CPT·CPP=0时,计数器状态保持不变.
4,反馈置数法获得N进制计数器
方法如下:
·写出状态SN-1的二进制代码.
·求归零逻辑,即求置数控制端的逻辑表达式.
·画连线图.
(集成计数器中,清零,置数均采用同步方式的有74LS163;均采用异步方式的有74LS193,74LS197,74LS192;清零采用异步方式,置数采用同步方式的有74LS161,74LS160;有的只具有异步清零功能,如CC4520,74LS190,74LS1;74LS90则具有异步清零和异步置9功能.等等)
试用CT74LS161构成模小于16的N进制计数器
5,同步二进制加/减计数器
二,同步十进制加法计数器
8421BCD码同步十进制加法计数器电路分析
三,集成同计数器
1,集成十进制同步加法计数器CT74LS160
(1)CT74LS160的引脚排列和逻辑功能示意图
图7.3.3 CT74LS160的引脚排列图和逻辑功能示意图
(2)CT74LS160的逻辑功能
①=0时异步清零.C0=0
②=1,=0时同步并行置数.
③==1且CPT=CPP=1时,按照BCD码进行同步十进制计数.
④==1且CPT·CPP=0时,计数器状态保持不变.
2.集成十进制同步加/减计数器CT74LS190
其逻辑功能示意图如教材图7.3.15所示.功能如教材表7.3.10所示.
集成计数器小结:
集成十进制同步加法计数器74160,74162的引脚排列图,逻辑功能示意图与74161,74163相同,不同的是,74160和74162是十进制同步加法计数器,而74161和74163是4位二进制(16进制)同步加法计数器.此外,74160和74162的区别是,74160采用的是异步清零方式,而74162采用的是同步清零方式.
74190是单时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与741相同.74192是双时钟集成十进制同步可逆计数器,其引脚排列图和逻辑功能示意图与74193相同.
7.3.3 利用计数器的级联获得大容量N进制计数器
计数器的级联是将多个计数器串接起来,以获得计数容量更大的N进制计数器.
1,异步计数器一般没有专门的进位信号输出端,通常可以用本级的高位输出信号驱动下一级计数器计数,即采用串行进位方式来扩展容量.
举例:74LS290
(1)100进制计数器
(2)64进制计数器
2,同步计数器有进位或借位输出端,可以选择合适的进位或借位输出信号来驱动下一级计数器计数.同步计数器级联的方式有两种,一种级间采用串行进位方式,即异步方式,这种方式是将低位计数器的进位输出直接作为高位计数器的时钟脉冲,异步方式的速度较慢.另一种级间采用并行进位方式,即同步方式,这种方式一般是把各计数器的CP端连在一起接统一的时钟脉冲,而低位计数器的进位输出送高位计数器的计数控制端.
举例:74161
(1)60进制
(2)12位二进制计数器(慢速计数方式)
12位二进制计数器(快速计数方式)
7.4 寄存器和移位寄存器
寄存器是由具有存储功能的触发器组合起来构成的.一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成.
按照功能的不同,可将寄存器分为基本寄存器和移位寄存器两大类.基本寄存器只能并行送入数据,需要时也只能并行输出.移位寄存器中的数据可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入,并行输出,也可以串行输入,串行输出,还可以并行输入,串行输出,串行输入,并行输出,十分灵活,用途也很广.
7.4.1 基本寄存器
概念:在数字电路中,用来存放二进制数据或代码的电路称为寄存器.
1,单拍工作方式基本寄存器
无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在并行数据输入端的数据D0～D3,就立即被送入进寄存器中,即有:
2.双拍工作方式基本寄存器
(1)清零.CR=0,异步清零.即有:
(2)送数.CR=1时,CP上升沿送数.即有:
(3)保持.在CR=1,CP上升沿以外时间,寄存器内容将保持不变.
7.4.2 移位寄存器
1.单向移位寄存器
四位右移寄存器:
时钟方程:
驱动方程:
状态方程:
右移位寄存器的状态表:
输入
现态
次态
说明
Di CP
1 ↑
1 ↑
1 ↑
1 ↑
0 0 0 0
1 0 0 0
1 1 0 0
1 1 1 0
1 0 0 0
1 1 0 0
1 1 1 0
1 1 1 1
连续输入4个1
单向移位寄存器具有以下主要特点:
单向移位寄存器中的数码,在CP脉冲作下,可以依次右移或左移.
n位单向移位寄存器可以寄存n位二进制代码.n个CP脉冲即可完成串行输入工作,此后可从Q0～Qn-1端获得并行的n位二进制数码,再用n个CP脉冲又可实现串行输出作.
若串行输入端状态为0,则n个CP脉冲后,寄存器便被清零.
2.双向移位寄存器
M=0时右移 M=1时左移
3.集成双向移位寄存器74LS194
CT74LS194的引脚排列图和逻辑功能示意图:
CT74LS194的功能表:
工作状态
0 × × ×
1 0 0 ×
1 0 1 ↑
1 1 0 ↑
1 1 1 ×
异步清零
保 持
右 移
左 移
并行输入
7.4.3 移位寄存器的应用
一,环形计数器
1,环形计数器是将单向移位寄存器的串行输入端和串行输出端相连, 构成一个闭合的环.
结构特点:,即将FFn-1的输出Qn-1接到FF0的输入端D0.
工作原理:根据起始状态设置的不同,在输入计数脉冲CP的作用下,环形计数器的有效状态可以循环移位一个1,也可以循环移位一个0.即当连续输入CP脉冲时,环形计数器中各个触发器的Q端或端,将轮流地出现矩形脉冲.
实现环形计数器时,必须设置适当的初态,且输出Q3Q2Q1Q0端初始状态不能完全一致(即不能全为"1"或"0"),这样电路才能实现计数, 环形计数器的进制数N与移位寄存器内的触发器个数n相等,即N=n
2,能自启动的4位环形计数器
状态图:
由74LS194构成的能自启动的4位环形计数器
时序图
二,扭环形计数器
1,扭环形计数器是将单向移位寄存器的串行输入端和串行反相输出端相连,构成一个闭合的环.
实现扭环形计数器时,不必设置初态.扭环形计数器的进制数
N与移位寄存器内的触发器个数n满足N=2n的关系
结构特点为:,即将FFn-1的输出接到FF0的输入端D0.
状态图:
2,能自启动的4位扭环形计数器
7.4.4 顺序脉冲发生器
在数字电路中,能按一定时间,一定顺序轮流输出脉冲波形的电路称为顺序脉冲发生器.
顺序脉冲发生器也称脉冲分配器或节拍脉冲发生器,一般由计数器(包括移位寄存器型计数器)和译码器组成.作为时间基准的计数脉冲由计数器的输入端送入,译码器即将计数器状态译成输出端上的顺序脉冲,使输出端上的状态按一定时间,一定顺序轮流为1,或者轮流为0.前面介绍过的环形计数器的输出就是顺序脉冲,故可不加译码电路即可直接作为顺序脉冲发生器.
用74LS192构成十进制加法计数器
低位计数器输出Qo、Qi、Q2、Q3分别提供0.1V、0.2V、0.4V、0.8V的控制信号；高位计数器输出Qo. Qi、Q2、Q3分别提供1V、2V、4V、8V的控制信号。采用按键作为步进加、步进减的控制按钮；为了防止在按钮过程中出现振铃现象，在计数器加计数、减计数时钟脉冲端与加、减计数按钮之间接入施密特触发器74 LS14，以消除振铃现象。预置数选通端可以接拨码开关，以实现预置数的设置；用开关控制预置数选通端的选通状态，开关闭合时预置数选通端为低电平，选通端有效，预置数送到输出端；开关断开时预置数选通端为高电平，选通端无效，不能将预置数送到输出端由两个74LS192级联构成两位十进制计数器的电路如下图所示。
主要是用74LS283芯片和74LS86芯片通过拨码开关来控制高低电平作为二进制的0和1，用普通led灯来展现高低电平状态，高电平则灯亮，低电平则灯灭，通过2位的拨码开关来实现加法器和减法器的转换，经过两组芯片后电流通过led，led灯亮，则表示为1，如果灯灭，则表示为0。【摘要】
用74LS192构成十进制加法计数器【提问】
主要是用74LS283芯片和74LS86芯片通过拨码开关来控制高低电平作为二进制的0和1，用普通led灯来展现高低电平状态，高电平则灯亮，低电平则灯灭，通过2位的拨码开关来实现加法器和减法器的转换，经过两组芯片后电流通过led，led灯亮，则表示为1，如果灯灭，则表示为0。【回答】
74LS192本来就是10进制的加法器
192本来就是十进制计数器，至于CPu，CPd接高电平就是加法器，LD’接高电平，四个输入端接低电平，四个输出端Q3Q2Q1Q0，Q3Q2的与非接到清零端CR，你试一下吧，不知到行不，我刚做完用五种方法做八进制的
设计4位十进制计数器
用集成的话就简单点
四位，如果是同步清零只要到1010-1再清零即可
异步的话就要等到1010了
或者用反馈与之法，与之16-10的数即可
如何用二进制，十进制集成计数器构成任意进制的计数器
获得N进制计数器常用的方法有两种：一是用时钟触发器和门电路进行设计；二是用集成计数器构成。集成计数器一般都设有清零输入端和置数输入端，且无论是清零还是置数都有同步和异步之分，例如清零、置数均采用同步方式的有集成4位二进制同步加法计数器74163；均采用异步方式的有4位二进制同步可逆计数器74193、4位二进制异步加法计数器74197、十进制同步可逆计数器74192；清零采用异步方式、置数采用同步方式的有4位二进制同步加法计数器74161、十进制同步加法计数器74160；有的只具有异步清零功能，例如CC4520、74190、741、74290则具有异步清零和置“9”的功能。
在用已有的集成计数器产品构成N进制计数器时，可经外电路的不同连接得到。定已有的是M进制计数器，而需要得到的是N进制计数器。这时有N＜M、N＞M两种情况。下面分别讨论这两种情况下构成任意进制计数器的方法。
1N＜M的情况
在M进制计数器的顺序计数过程中，若设法使之跳越M－N个状态，就可得到N进制计数器。实现跳越的方法有置零法（或称复位法）和置数法（或称置位法）两种。
1．1置零法
置零法适用于有异步置零输入端的计数器。它的工作原理是这样的：当原有计数器从全0状态S0开始计数并接收了N个计数脉冲以后，电路进入SN状态。如果将SN状态译码产生一个置零信号加到计数器的异步置零输入端，则计数器将立刻返回S0状态，这样就可以跳过M－N个状态而得到N进制计数器。由于电路一进入SN状态后立即又被置成S0状态，所以SN状态仅在极短的瞬时出现，在稳定的状态循环中不包括SN状态。
例1用4位二进制同步加法计数器CT74LS161构成一个7进制计数器。
解：（1）按照原有M进制计数器的码制写出模N状态的二进制代码SN
∵M＝16，N＝7，∴S7＝0111
（2）求置零逻辑
（3）把反馈至集成计数器的异步清零端，画出N进制计数器的接线逻辑图（如图1）。
若集成计数器的异步清零端CR是高电平有效，则应求RD逻辑式。
1．2置数法
这种方法适用于有预置数功能的计数器。置数法与置零法不同，它是通过给计数器重复置入某个数值来跳越M－N个状态，从而获得N进制计数器。对于同步预置数的计数器，在其计数过程中，可将它输出的任何一个状态译码，产生一个预置数控制信号反馈至预置数控制端，在下一个CP作用后，计数器就会把预置数输入端的状态置入输出端。预置数控制信号消失后，计数器就从被置入的状态开始重新计数，即LD＝0的信号应从Si状态译出，待下一个CP信号到来时，才将要置入的数据置入计数器中，稳定的状态循环中包含有Si状态。而对于异步预置数的计数器，只要信号一出现，立即会将数据置入计数器中，而不受CP信号的控制，因此LD＝0信号应从Si＋1状态译出。Si＋1状态只在极短的瞬间出现，稳定的状态循环中不包含这个状态。置数作可在电路的任何一个状态下进行，具体方式又可分为置全0法、置最小值法、置值法。
1．2．1置全0法
或称置0复位法。对于同步预置数的计数器不是把SN译出来，而是把状态SN－1经译码门电路译出送给LD，先使计数器处于预置数工作状态，待第N个脉冲到来后，才把数据Dn－1 Dn－2…D0＝00…0的全0状态置入各触发器实现复位，其置0表达式为
设计一个3位的十进制加法计数器。要求能够从0计数到999。从999归零时产生一个高电平的报警信号。
40110 为十进制可逆计数器/锁存器/译码器/驱动器，具有加减计数，计数器状
态锁存，七段显示译码输出等功能。
40110 有2 个计数时钟输入端CPU 和CPD 分别用作加计数时钟输入和减计数时
钟输入。由于电路内部有一个时钟信号预处理逻辑，因此当一个时钟输入端计数工
作时，另一个时钟输入端可以是任意状态。
40110 的进位输出CO 和借位输出BO 一般为高电平，当计数器从0～9 时，
BO 输出负脉冲；从9～0 时CO 输出负脉冲。在多片级联时，只需要将CO 和BO
分别接至下级40110 的CPU 和CPD 端，就可组成多位计数器。
引出端符号：
BO 借位输出端
CO 进位输出端
CPD 减计数器时钟输入端
CPU 加计数器时钟输入端
CR 清除端
/CT 计数允许端
/LE 锁存器预置端
VDD 正电源
Vss 地
Ya~6g 锁存译码输出端
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