异步fifo 异步fifo深度不是2的n次方

同步触发器和异步触发器的主要区别是

同步触发器受CP控制，异步触发器不受CP控制

异步fifo 异步fifo深度不是2的n次方

异步fifo 异步fifo深度不是2的n次方

1、多个触发器用同一个时线程池的处理流程如上图所示钟脉冲信号，就是同步时序逻辑电路，组成同步电路。

2、多个触发器用不同的时钟脉冲信号，都就是同步时序逻辑电路组成异步电路。

3、在同步时序逻辑电路中有一个公共的时钟信号，电路中各记忆元件受它统一控制，只有在该时钟信号到来时，记忆元件的状态才能发生变化，从而使时序电路的输出发生变化，而且每来一个时钟信号，记忆元件的状态和电路输出状态才能改变一次。

4、异步时序逻辑是电路的工作节奏不一致，不存在单一的主控时钟，主要是用于产生地址译码器、FIFO和异步RAM的读写控制信号脉冲。

扩展资料：

触发器可以查询其他表，而且可以包含复杂的SQL语句，用于强制服从复杂的业务规则或要求。

触发器用于强制引用完整性，在多个表中添加、更新或删除行时，保留这些表之间所定义的关系。

数据库作中，我们可以通过关系、触发器、存储过程、应用程序等来实现数据作的同时规则、约束、缺省值也是保证数据完整性的重要保障。

触发器包括三种常规类型的触发器：DML 触发器、DDL 触发器和登录触发器。

数据库中表中的数据发生变化时，包括insert,update,delete任意作，开发人员如果需要在线程池变为 TIDYING 状态时进行相应的处理，可以通过重载 terminated() 函数来实现。我们对该表写了对应的DML触发器，那么该触发器自动执行。

Sql 2005新增的触发器，用于审核与规范对数据库中，触发器，视图等结构上的作。

触发器通过数据库中的相关表实现级联更改，通过级联引用完整性约束能有效地执行这些更改。触发器可以强制用比CHECK约束定义的约束更为复杂的约束。

1、性质不同：同步触发器与常规RS触发器相比，同步RS触发器多出一个端子。异步触发器是来自某个控件的一个，会导致UpdatePanel刷新其内容。

2、状态不同：当输入端(S、R)状态发生变化，同时只有时钟信号输入端有方波信号时，同步RS触发器状态才会发生改变。异步触发器与这些控件交互所导致的回送会替换为异步回送。

3、电压不同：上升沿触发器是在时钟信号由低电平变为高电平(即方波脉冲的上升沿)时根据输信入号状态改变输出状态。异步触发器则不是。

扩展资料：

注意事项：

1、触发器不接受参数，一个表最多可有12个触发器(触发器类型刚好是12种)，并且同一时间，同一，同一类型的触发器只能有一个。

2、触发器为32KB，由于大小受到限制自然也不能使用long，blob这样的大变量，如果实在是有复杂的逻辑，要弄个很复杂的触发器，可以通过procedure或function实现一部分功能。

3、只要向同步触发器送入一个CP，即可将输入数据D存入触发器。CP过后，触发器将存储该数据，直到下一个CP到来时为止，故可锁存数据。这种触发器同样要求CP=1时，D保持不变。

C异步触发器由电平触发，异步触发器不含时钟（CP），自然不受CP控制

同步触发器由时钟结合电平触发，一般在时钟（CP）的上升沿时刻，若置位或复位电平有效，则触发。

JAVA中哪个能同时满足 先进先出（增减作非常频繁）和同步安全的容器？并在性能上不至于太

由于异步电路没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间的竞争冒险。按照输出变量依从关系的不同，时序逻辑电路又可分为米里型和摩尔型。

public class ConcurrentLinkedQueue

extends AbstractQueue

implements Queue我倒是有个建议，FIFO仍然按照同步进行设计，这样读写都是同样的速度，转到LCD这一端，将数据每隔固定点数进行摘取显示。例如，AD是1M的写速率，FIFO读的速度也是1M，但是到了LCD端按照100Hz的速率送到LCD上，相当于增加了分频器给LCD。反正你的AD值无论怎么做都会有一些值是无法显示出来的，如果可能的话，可以求和做平均会更好。, Serializable

一个基于链接的线程安全队列。此队列按照 FIFO（先进先出）原则对元素进行排序。队列的头部 是队列中时间最长的元素。队列的尾部 是队列中时间最短的元素。新的元素插入到队列的尾部，队列获取作从队列头部获得元素。当多个线程共享访问一个公共 collection 时，ConcurrentLinkedQueue 是一个恰当的选择。此队列不允许使用 null 元素。

此实现采用了有效的“无等待 (wait-free)”算法，该算法基于 Maged M. Michael 和 Michael L. Scott 合著的 Simple, Fast, and Practical Non-Blocking and Blocking Concurrent Queue Algorithms 中描述的算法。

需要小心的是，与大多数 collection 不同，size 方法不是 一个固定时间作。由于这些队列的异步特性，确定当前元素的数量需要遍历这些元素。

此类及其迭代器实现了 Collection 和 Iterator 接口的所有可选 方法。

内存一致性效果：当存在其他并发 collection 时，将对象放入 ConcurrentLinkedQueue 之前的线程中的作 happen-before 随后通过另一线程从 ConcurrentLinkedQueue 访问或移除该元素的作。

注意：ConcurrentLinkedQueue的size()是要遍历一遍的！因此，若不能满足你，可以基于 LinkedList（先进先出），自己加上同步，要性能控制住，需要尽可能小力度加同步 。

数字电路电路中，同步电路和异步电路的区别

参考资料来源：

1、同步电路利用时钟脉冲使其子系统同步运作。

2、异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。

二、优点不同

1、由于异步电路具有下列优点：无时钟歪斜问题、低电源消耗、平均效能而非最效能、模块性、可组合和可复用性。

2、同步逻辑最主要的优点是它很简单。每一个电路里的运算必须要在时钟的两个脉冲之间固定的间隔内完成，称为一个 '时钟周期'。只有在这个条件满足下，电路才能保证是可靠的。

三、电路不同

1、异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以的。

2、同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。

同步电路是电路里的时钟相互之间是同步 ，同步的含义不只局限于同一个CLOCK，而是容许有多个CLOCK，这些CLOCK的周期有倍数关系并且相互之间的相位关系是固定的就可以。比如， 10ns, 5ns, 2.5ns 三个CLOCK的电路是同步电路。我们现在的综合，STA都是针对同步电路的。

异步电路是指CLOCK之间没有倍数关系或者相互之间的相位关系不是固定的，比如5ns, 3ns 两个CLOCK是异步的。异步电路无法作真正意义上的综合及STA，如果在同步电路里夹杂有异步电路，就set_flase_path。所以异步电路只有 靠仿真来检查电路正确与否。

注意：

异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。 在同步电路设计中一般采用D 触发器，异步电路设计中一般采用锁存器（Latch）。

时序逻辑电路分为：同步时序电路和异步时序电路。

①同步时序电路

同步时序电路的输入为时钟，并控制电路的时序和延时。因此可以把同步时序电路进一步分为：时钟同步时序电路和脉冲同步时序电路。原理图如下：

同步时序电路的计数器例子（注意时钟的连接方式，所有的JK代FIFO存储器是基于“导向”理论的，数据从输入端被移到输出端，所需要的时间称为导向时间触发器同步）：

②异步时序电路

异步时序电路的特点是没有统一的时钟来控制电路状态的切换。输入的数据会直接影响电路状太的改变。

异步时序电路的计数器例子（注意时钟的连接方式）：

这是时序逻辑电路的问题，所以，准确讲，应该是同步时序逻辑电路和异步时序逻辑电路。

而对于时序逻辑电路，最关键的问题是时钟脉冲和触发器，每一个触发器工作时都需要时钟脉冲信号。因此，当所有触发器用同一个时钟脉冲信号时，就叫同步时序逻辑电路。而当每一个触发器各用不同的时钟信号时，就叫异步时序逻辑电路。这就是区别。

进程间的通信有哪些

每一个数据字需要一个状态触发器，因此对数据锁存的控制只能实现很短的FIFO的作

进程间通信是指在不同进程之间进行数据交换和信息传递的机制。常见（在张老师的课上，讲到读写时序的时候，关于标志逻辑，讲的太快，没有太深的体会，还需要看书1）的进程间通信方式包括：

1、管道 (Pipe)：一种单向通信的机制，只能在有亲缘关系的进程之间使用。

2、命名管道 (named pipe 或 FIFO)：允许多个进程之间可以同时读、写同一个管道。

3、信号 (Signal)：一种异步通信机制，用于通知目标进程发生了某个。

4、共享内存 (Shared Memory)：多个进程共享同一块物理内存，可以实现高速的数据传输。

5、消息队列 (Message Queue)：多个进程可以通过队列来传输消息，可以异步地进行通信。

6、套接字 (Socket)：用于在网络上进行进程间通信和远程过程调用。

7、信号量 (Semaphore)：用于控制多个进程对共享资源的访问，并防止竞态条件。

8、文件锁 (File Lock)：用于协调多个进程对同一个文件进行访问的机制，可以避免竞争和数据损坏。

进程间通信的主要应用领域包括：

1、作系统：IPC 是作系统中各个进程之间进行通信、数据交换和资源共享的基础。

2、网络编程：进程间通信在网络编程中也是必不可少的。通过套接字和网络协议，各个应用程序可以在网络上实现通信和数据交换。

4、数据库管理系统：数据库管理系统（DBMS）中，多个进程之间也需要进行通信，以共享数据库的信息和实现并发控制等功能。

5、图形用户界面：图形用户界面（GUI）程序中，用户界面和后台数据处理进程之间也需要进行通信，以实现数据交换和用户界面的更新。

6、并行计算：在并行计算中，各个进程需要共享数据和相互协调，从而实现高效的任务分配和计算。

FPGA 双扣RAM使用不同的时钟读写会不会由于输入时钟大输出时钟小而是数据溢出

maximumPoolSize （线程数大小）：线程池允许创建的线程数，当队列已满，并且线程池中的线程数小于线程数，则线程池会创建新的线程执行任务。当使用队列时，此参数无用。

Ram是不存在溢出的问题的，你说的是用双口ram做的异步fifo吧，这个是要在内部设好水线，超过这个水线FIFO型的存储器不需要由地址来存取数据。需要由另外的信号线（或标志）来指明存储器的内容状态。后就不再写入，防止溢出

无保护措施的话，会追上赶超，部分老的数据未能读取就被新数据覆盖，从而漏掉，使数据的完整性受到破坏。基本上都会做保护吧。如果是数据段数据量已知，idle时间足够，时钟频率关系已知，也有可能设计一定大小的ram完成数据段数据交互。每完成一段之后实施复位，周期循环完成数据的流畅交互。

FIFO原则是什么？

FIFO 是First In first Out的首字母缩略词。 先进先出。

这个表示描述队列的原则: 什么首先进来首先被处理, 什么进来下等待直到一被完成, 等。因而它是agous 对人行为"站立在线" (更喜欢在美国英语) 或"队列" (更喜欢在英国英语), 人事队列在次序他们到达的地方。

优先权队列是变异在在名字不合格FIFO 的队列, 因为它准确地不是描写的那数据结构的行为。排队的理论包含队列的更加一般的概念, 并且互作用在严密Fifo 队列之间。

表示 FIFO 可能被利用在另外环境:

为人队列, 参见 队列区域。

在计算机科学方面这项条款提到数据被存放在队列被处理的方式。各个项目在队列被存放在队列(simpliciter) 数据结构。数据增加来队列将是数据被去除, 然后处理连续地进行在同样次序。这是典型的行为为队列, 但看见也LIFO 和堆积算法。

在电子 FIFO 是数据被写总是数据读的一台半导体存储器。作用是可利用的作为包括地址计数器、控制逻辑和SRAM 的集成电路。FIFO 以时钟输入称同步FIFO; 否则它是异步的。设备典型地有产品叫做表明的旗子它是空的或充分。

在会计, FIFO 是一个通常方法为接近存货的价值。它是适当的有许多不同的批相似的产品的地方。方法定, 下个项目运输将是最老的那键入仓库。实践上, 这反映部下的商业物质。参见LIFO 在这环境。

FIFO(First IN First Out)先进先出电路

实现数据先进先出的存储器件，FIFO的用途:普遍用作数据缓冲器,可以用在电话通讯网络的前端来同步输入的网络数据包。也可以用于顺序数据的缓冲，比如音频信号或视频信号。另一个广泛的应用是在处理器之间的通讯中。

FIFO的基本单元是寄存器，作为存储器件，FIFO的存储能力是由其内部定义的存储寄存器的数量决定 . FIFO存储器一般以数据量的深度X宽度的形式来说明所采用的基本结构

以长度为8的FIFO为例说明其工作原理。入图所示

____________________

D, C, B, A ——> | 1 | 2 | 3 | 4 | 5 | 6 | 7 | 8|———>

两边的箭头表示数据移动的方向。A，B，C，D表示被处理的数据。1，2，3，4，。。。8表示FIFO的8个存储单元。表明这个FIFO有8个寄存器单元。每个寄存器单元可以存储一个数据。所以寄存器的单元越多，FIFO的存储能力就越强。每个寄存器单元的位宽与FIFO的输入和输出端的位宽是一致的。如果要处理的数据A，B，C，D是16位的数据，那么输入输出端及每个寄存器单元的位宽就都是16位。这个FIFO可以命名为8X16FIFO。它在每一个时钟上升沿到来时，数据向右移动一个存储单元。这样在时钟的控制下，数据从左到右通过存储单元

FIFO通常是双端口的存储器，其中一个端口用于写入数据，而另一个端口用于读出数据。可以同时对存储器字存储单元进行写入和读出作。它的数据吞吐率是普通RAM的两倍。

现在的FIFO存储器采用SRAM单元来实现。它是基于带两个指针的环行FIFO结构的。要写入的数据的存储地址放在写指针中，而FIFO结构中要读出的个数据的地址放在读指针中

在复位后，两个指针都指向存储器的同一个字单元。每次写作后，写指针指向下一个存储单元。对数据字的读取作，会把读指针指向下一个要读取的数据字

读指针就不断地跟随写指针，当读指针跟上写指针后，FIFO的结构里面为空。

如果写指针追上读指针，FIFO结构里面的数据是满载的。

同步FIFO存储器的基本结构包括存储器阵列，标志逻辑和扩展逻辑（图太难画了，就不贴了）。

存储器阵列由双端口存储单元构成。允许同时对存储单元的两个端口（读端口和写端口）进行存取。

标志逻辑用于比较两个地址指针的值，如果两个值的比较结果为零，FI在异步时序逻辑电路中，各触发器的时钟信号是分散连接的，因此触发器的状态变化不是同时进行的。从构成方式来讲，同步时序电路所有作都是在同一时钟严格的控制下步调一致地完成的。从电路行为上，同步电路的时序电路公用同一个时钟，而所有的时钟变化都是在时钟的上升沿（或下降沿）完成的。FO存储器为全空，同时全空标志为真。如果两个值的比较结果等于存储器的容量深度，说明存储器全满，同时全满标志为真。

还可以设置其他一些标志，比如半满，可编程接近满，可编程接近空等。它们也通过对偏移量寄存器中的编程值和存储器阵列中的字的数量进行比较来生成

在普通模式下（没有进行容量，深度级联的模式），每一个地址在到达值后，会跳会到零。

在容量深度扩展模式STOP -> TIDYING 当线程池为空时下，当地址指针到达值后，一个脉冲信号会送到扩展端口，该端口把令牌传到另一个FIFO存储器中，（直到令牌重新传回来，这个地址指针才会增加）（这个地方还有点模糊，有待解决。问过张老师，他却给我讲的是两个FIFO的乒乓作。由于我的思路不是很清晰，也没有继续问下去。当时张老师也要开始讲课了，不好再打扰。）

fpga控制AD采集数据存到fifo中，经lcd12864显示，有高手做过吗？

参考两者符号也不同，异步触发器没有时钟，而同步触发器有时钟。资料：

12、总线的同控制和异步控制有何区别?比较它们的优缺点。

同步电路和异步电路的区别是什么？

同步方式：主要特征：系统采用一个统一的时钟信号来协调发送和接收双方的传送定时关系。优点：传送速度快，具有较高的传输速率。缺点：1)时标线上的干扰信号会引起错误的同步，而且滞后的时标也会造成同步误。2)同步方式中的时钟频率必须能适应在总线上最长的延迟和最慢的接口的需要。3)不知道被访问的外设是否已经真正地响应，故可靠性比较低。适用范围：同步通信适用于总线长度较短及总线所接部件的存取时间比较接近的系统。异步方式：主要特征；没有统一的时钟，也没有固定的时间间隔，完全依靠传送双方相互制约的“握手”信号来实现定时控制。优点：总线周期长度可变，能保证两个工作速度相很大的部件或设备之间可靠地进行信息交换，自动适应时间的配合。缺点：比同步控制方式稍复杂一些，成本也会高一些。适用范围：异步方式适用于在通信距离较长且工作速度别较大的设备之间进行信息交换。

异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。电路的稳定需要有可靠的建立时间和持时间，待下面介绍。

同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如D触发2、电路的核心逻辑是由各种各样的触发器实现的，所以比较容易使用寄存器的异步复位/置位端，以使整个电路有一个确定的初始状态。器，当上升延到来时，寄存器把D端的电平传到Q输出端。

在同步电路设计中一般采用D触发器，异步电路设计中一般采用Latch。

超详细的线程池使用解析

本文章主要说明了线程池的执行原理和创建方式以及线程池参数设置和一般使用场景。在开发中，开发人员需要根据业务来合理的创建和使用线程池达到降低资源消耗，提高响应速度的目的。

Ja 中线程池是运用场景最多的并发框架，几乎所有需要异步或并发执行任务的程序都可以使用线程池。合理的使用线程池可以带来多个好处：

（1） 降低资源消耗 。通过重复利用已创建的线程降低线程在创建和销毁时造成的消耗。

（2） 提高响应速度 。当处理执行任务时，任务可以不需要等待线程的创建就能立刻执行。

（3） 提高线程的可管理性 。线程是稀缺资源，如果无限制的创建，不仅会消耗系统资源，还会降低系统的稳定性，使用线程池可以进行统一分配、调优和。

线程池中通过 ctl 字段来表示线程池中的当前状态，主池控制状态 ctl 是 AtomicInteger 类型，包装了两个概念字段：workerCount 和 runState，workerCount 表示有效线程数，runState 表示是否正在运行、正在关闭等状态。使用 ctl 字段表示两个概念，ctl 的前 3 位表示线程池状态，线程池中限制 workerCount 为(2^29 )-1（约 5 亿）个线程，而不是 (2^31)-1（20 亿）个线程。workerCount 是允许启动和不允许停止的工作程序的数量。该值可能与实际的活动线程数暂时不同，例如，当 ThreadFactory 在被询问时未能创建线程时，以及退出线程在终止前仍在执行记时。用户可见的池大小报告为工作集的当前大小。 runState 提供主要的生命周期控制，取值如下表所示：

runState 随着时间的推移而改变，在 awaitTermination() 方法中等待的线程将在状态达到 TERMINATED 时返回。状态的转换为：

RUNNING -> SHUTDOWN 在调用 shutdown() 时，可能隐含在 finalize() 中

(RUNNING 或 SHUTDOWN)-> STOP 在调用 shutdownNow() 时

SHUTDOWN -> TIDYING 当队列和线程池都为空时

TIDYING -> TERMINATED 当 terminate() 方法完成时

结合上图说明线程池 ThreadPoolExecutor 执行流程，使用 execute() 方法提交任务到线程池中执行时分为4种场景：

（1）线程池中运行的线程数量小于 corePoolSize，创建新线程来执行任务。

（2）线程池中运行线程数量不小于 corePoolSize，将任务加入到阻塞队列 BlockingQueue。

（3）如果无法将任务加入到阻塞队列（队列已满），创建新的线程来处理任务（这里需要获取全局锁）。

（4）当创建新的线程数量使线程池中当前运行线程数量超过 maximumPoolSize，线程池中拒绝任务，调用 RejectedExecutionHandler.rejectedExecution() 方法处理。

源码分析：

线程池创建线程时，会将线程封装成工作线程 Worker，Worker 在执行完任务后，还会循环获取工作队列里的任务来执行。

创建线程池之前，首先要知道创建线程池中的核心参数：

corePoolSize （核心线程数大小）：当提交任务到线程池时，线程池会创建一个线程来执行任务，即使其他空闲的基本线程能够执行新任务也会创建线程，直到需要执行的任务数大于核心线程数时就不再创建。

runnableTaskQueue （任务队列）：用于保存等待执行任务的阻塞队列。一般选择以下几种：

ArrayBlockingQueue：基于数组的有界阻塞队列，按照 FIFO 原则对元素进行排序。

LinkedBlockingQueue：基于链表的阻塞队列，按照 FIFO 原则对元素进行排序。

SynchronousQueue：同步阻塞队列，也是不存储元素的阻塞队列。每一个插入作必须要等到另一个 线程调用移除作，否则插入作一直处于阻塞状态。

PriorityBlockingQueue：优先阻塞队列，一个具有优先级的无限阻塞队列。

RejectedExecutionHandler （拒绝策略）：当任务队列和线程池都满了，说明线程池处于饱和状态，那么必须使用拒绝策略来处理新提交的任务。JDK 内置拒绝策略有以下 4 种：

AbortPolicy：直接抛出异常

CallerRunsPolicy：使用调用者所在的线程来执行任务

DiscardOldestPolicy：丢弃队列中最近的一个任务来执行当前任务

DiscardPolicy：直接丢弃不处理

可以根据应用场景来实现 RejectedExecutionHandler 接口自定义处理策略。

keepAliveTime （线程存活时间）：线程池的工作线程空闲后，保持存活的时间。

TimeUnit （存活时间单位）：可选单位DAYS（天）、HOURS（小时）、MINUTES（分钟）、MILLISECONDS（毫秒）、MICROSECONDS（微妙）、NANOSECONDS（纳秒）。

ThreadFactory （线程工厂）：可以通过线程工厂给创建出来的线程设置有意义的名字。

创建线程池主要分为两大类，种是通过 Executors 工厂类创建线程池，第二种是自定义创建线程池。根据《阿里ja开发手册》中的规范，线程池不允许使用 Executors 去创建，原因是规避资源耗尽的风险。

创建固定线程数的线程池

以上两种创建线程池方式使用链表阻塞队列来存放任务，实际场景中可能会堆积大量请求导致 OOM

创建可缓存线程池

允许创建的线程数量为 Integer.MAX_VALUE，当创建大量线程时会导致 CPU 处于重负载状态和 OOM 的发生

向线程池提交任务可以使用两个方法，分别为 execute() 和 submit()。

execute() 方法用于提交不需要返回值的任务，所以无法判断任务是否被线程池执行成功。execute() 方法中传入的是 Runnable 类的实例。

submit() 方法用于提交需要返回值的任务。线程池会返回一个 Future 类型的对象，通过 future 对象可以判断任务是否执行成功，并且可以通过 future 的 get() 方法来获取返回值。get() 方阻塞当前线程直到任务完成，使用 get(long timeout, TimeUnit unit)方阻塞当前线程一段时间后立即返回，这时候可能任务没有执行完。

可以通过调用线程池的 shutdown() 或shutdownNow() 方法来关闭线程池。他们的原理是遍历线程池中的工作线程，然后逐个调用 interrupt() 方法来中断线程，所以无法响应中断任务可能永远无法终止。

shutdown() 和 shutdownNow() 方法的区别在于 shutdownNow 方法首先将线程池的状态设置为 STOP，然后尝试停止正在执行或暂停任务的线程，并返回等待执行任务的列表，而 shutdown 只是将线程池的状态设置成 SHUTDOWN 状态，然后中断所有没有正在执行任务的线程。

线程池使用面临的核心的问题在于： 线程池的参数并不好配置 。一方面线程池的运行机制不是很好理解，配置合理需要强依赖开发人员的个人经验和知识；另一方面，线程池执行的情况和任务类型相关性较大，IO 密集型和 CPU 密集型的任务运行起来的情况异非常大，这导致业界并没有一些成熟的经验策略帮助开发人员参考。

（1）以任务型为参考的简单评估：

设线程池大小的设置(N 为 CPU 的个数)

如果纯计算的任务,多线程并不能带来性能提升，因为 CPU 处理能力是稀缺的资源，相反导致较多的线程切换的花销，此时建议线程数为 CPU 数量或+1；----为什么+1？因为可以防止 N 个线程中有一个线程意外中断或者退出，CPU 不会空闲等待。

如果是 IO 密集型应用, 则线程池大小设置为 2N+1. 线程数 = CPU 核数 目标 CPU 利用率 （1 + 平均等待时间 / 平均工作时间)

（2）以任务数为参考的理想状态评估：

1）默认值

2）如何设置 需要根据相关值来决定 - tasks ：每秒的任务数，设为500~1000 - taskCost：每个任务花费时间，设为0.1s - responsetime：系统允许容忍的响应时间，设为1s

以上都为理想值，实际情况下要根据机器性能来决定。如果在未达到线程数的情况机器 cpu load 已经满了，则需要通过升级硬件和优化代码，降低 taskCost 来处理。

（仅为简单的理想状态的评估，可作为线程池参数设置的一个参考）

与主业务无直接数据依赖的从业务可以使用异步线程池来处理，在项目初始化时创建线程池并交给将从业务中的任务提交给异步线程池执行能够缩短响应时间3、分布式系统：在分布式系统中，IPC 对于实现不同之间的协调、信息共享、任务协同等方面起到了重要的作用。。

严禁在业务代码中起线程！！！

当任务需要按照指定顺序(FIFO, LIFO, 优先级)执行时，创建使用单线程化的线程池。

原文链接：

以下关于时序逻辑电路的叙述中，不正确的是（）。

一、利用系统不同

【答同时时序逻辑电路在结构以及功能上的特殊性，相较其他种类的数字逻辑电路而言，往往具有难度大、电路复杂并且应用范围广的特点。触发器是构成时序逻辑电路的基本元件，根据各级触发器时钟端的连接方式，可以将时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。在同步时序电路中，各触发器的时钟端全部连接到同一个时钟源上，统一受系统时钟的控制，因此各级触发器的状态变化是同时的。案】：B

本题考查时序逻辑电路的基础知识。数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。

而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。时序逻辑电路是数字逻辑电路的重要组成部分，时序逻辑电路又称时序电路，主要由存储电路和组合逻辑电路两部分组成。它和我们熟悉的其他电路不同，其在任何一个时刻的输出状态由当时的输入信号和电路原来的状态共同决定，而它的状态主要是由存储电路来记忆和表示的。

同步逻辑是时钟之间存在固定因果关系的逻辑，所有时序逻辑都是在同源时钟控制下运行。异步时序逻辑电路，顾名思义就是电路的工作节奏不一致，不存在单一的主控时钟，主要是用于产生地址译码七、FIFO和异步BAM的读写控制信号脉冲。除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件；电路状态改变完全有外部输入的变化直接引起。

输出与输入变量直接相关的时序逻辑电路称为米里型电路，输出与输入变量无直接关系的时序逻辑电路称为摩尔型电路。在进行时序逻辑电路功能描述时，最能详尽描述的方法是状态迁移表和状态迁移图。